Simbología de Entradas
Para una entrada genérica A, la simbología varía según el tipo de activación: asincrónica o sincrónica, por nivel alto o bajo, o por flanco de subida o bajada.
Entradas Asincrónicas
Nivel alto (1 lógico): línea directa al bloque.
Nivel bajo (0 lógico): círculo en la entrada.
Entradas Sincrónicas
Flanco de subida (0→1): triángulo en la entrada.
Flanco de bajada (1→0): triángulo con burbuja.
Latch R-S: NOR y NAND
Un Latch (retenedor) es un circuito lógico secuencial y biestable utilizado para el almacenamiento temporal de 1 bit de información.
A diferencia de los flip-flop, los latches son asíncronos (no dependen de un reloj) y cambian su estado de salida inmediatamente cuando cambian las entradas mientras están habilitados.
Memoria
El problema de la retención de datos (memoria). ¿Cómo se podría mantener un dato lógico de un pulsador?
Latch R-S NOR
Es un biestable básico que almacena un bit mediante dos entradas: Set (S) y Reset (R). Permite poner la salida en 1 o en 0 directamente con condiciones de 1 y 0. Tiene una condición inválida cuando ambas entradas están activas simultáneamente en 1.
Latch R-S NAND
Es un biestable básico que almacena un bit mediante dos entradas: Set (S) y Reset (R). A diferencia del SR-NOR, permite poner la salida en 1 o en 0 directamente con condiciones de 0 y 1. La condición inválida se da cuando ambas entradas están en 0.
Latch J-K
Es una mejora del latch RS que elimina la condición inválida. Con entradas J y K, permite mantener, resetear, setear o alternar el estado (toggle). Es ampliamente usado en sistemas secuenciales por su flexibilidad.
Tabla de Verdad J-K
Cuando J=K=1, la salida conmuta (Toggle), eliminando la indeterminación presente en la R-S.
Retenedores Sincrónicos (Flip Flop)
Los Flip Flops son biestables cuyas salidas se activan según las entradas de control y un pulso de reloj. La activación puede ser por flanco ascendente o descendentes.
Detección de flanco
La detección de flanco es imortante en lógica secuencial debido a que los flip-flips usan la señal de reloj para sincronizar los datos de entrada. La detección puede ser por flanco de subida o de bajada.
El siguiente circuito presenta un esquema de detección de flanco de subida (Fundamentos de sistemas Digitales, T. Floyd, 9 -ED.).
Flip Flop J-K
Posee entrada de reloj para sincronizar J y K, más entradas asincrónicas preset (puesta a 1) y clear (puesta a 0) que actúan independientemente del reloj. Para operar con J-K y reloj, preset y clear deben estar desactivados.
Tabla de Verdad (flanco ascendente, asíncronas activas en alto)
Flip Flop T y Flip Flop D
Flip Flop T (Toggle)
Se obtiene puenteando las entradas J y K. Cuando T=0, la salida no cambia; cuando T=1, la salida conmuta en cada ciclo de reloj.
Flip Flop D (Data)
Se obtiene del J-K colocando una compuerta NOT entre J y K. En cada flanco de reloj, el dato en D es copiado directamente a la salida Q.
Conmutador sin Rebotes
Al accionar un conmutador manualmente, los rebotes mecánicos pueden hacer que el circuito interprete múltiples accionamientos cuando en realidad fue uno solo. Un latch R-S NAND elimina este problema: durante los rebotes, R y S quedan en 1, que es la combinación de no cambio en el NAND.
Solución con R-S NAND
Posición inferior: R=1, S=0 → Q=0. Posición superior: R=0, S=1 → Q=1. Rebotes: R=S=1 → sin cambio.
Solución con R-S NOR
En el NOR la condición de no cambio es R=S=0, por lo que las resistencias se conectan a masa y el conmutador a Vcc.
Registro de Desplazamiento
Combinación de N flip flops que permite transformaciones serie-paralelo y paralelo-serie de N bits. Esencial en las USART para comunicación serie (RS232, RS485) entre computadoras, módems, PLC, etc.
Serie → Paralelo
Entrada serie bit a bit con pulsos de reloj; los 4 bits quedan disponibles en paralelo en Q3–Q0.
Serie → Serie
Los datos memorizados salen serialmente a la frecuencia del reloj aplicado. Útil como convertor de velocidades.
Paralelo → Serie
Se cargan los bits en paralelo vía Pr3–Pr0 con habilitación=1, luego se extraen serialmente con pulsos de reloj.
Contadores Binarios
Circuitos con flip flops en cascada para contar impulsos, medir tiempos y frecuencias. Se clasifican en asincrónicos y sincrónicos.
Contador Ascendente Asincrónico (4 bits)
Con 4 flip flops J-K (J=K=1, modo T), el reloj de cada etapa es la salida Q de la anterior. Cuenta de 0000 a 1111 ( estados) en el flanco de bajada.
Contador Descendente Asincrónico
La conexión entre etapas se realiza a través de las salidas negadas Q̄. Al primer pulso todas las salidas pasan a 1, y en pulsos sucesivos cuentan en forma descendente (1111 → 0000).
Circuitos Lógicos Secuenciales